崗位職責(zé)：
1.依據(jù)項目要求參與制定數(shù)字電路設(shè)計規(guī)格；
2.用Verilog?HDL實現(xiàn)模塊化數(shù)字電路；
3.編寫仿真測試向量，進(jìn)行RTL、Pre、Post仿真驗證，達(dá)成功能指標(biāo)要求（包含設(shè)計規(guī)格要求、覆蓋率、可測性等）；
4.對模塊進(jìn)行綜合、形式化驗證、時序功耗分析等，達(dá)成性能指標(biāo)要求（包括功耗、時序、面積等）；
5.協(xié)同項目其他成員完成芯片級、系統(tǒng)級仿真驗證，達(dá)成芯片成功流片指標(biāo)（包括后端流程的約束和檢查）；
6.相關(guān)協(xié)議、算法的研究分析；
7.協(xié)助系統(tǒng)人員完成芯片的調(diào)試，直至量產(chǎn)，及部分客戶支持工作；
8.協(xié)助機臺測試人員完成測試向量的產(chǎn)生，以及Fail?IC的分析工作；
9.ASIC流程各階段相關(guān)文檔的撰寫。
任職要求：
1.微電子、計算機相關(guān)專業(yè)，本科及以上學(xué)歷；
2.有3年以上設(shè)計開發(fā)經(jīng)驗，并有實際流片經(jīng)驗；
3.熟悉Verilog設(shè)計語言，精通數(shù)字IC設(shè)計、測試流程；
4.熟練使用Design?Compiler、LEC(FM)、PT、nLint、Verdi、VCS等相關(guān)EDA軟件；
5.良好的職業(yè)素養(yǎng)和團(tuán)隊協(xié)作能力，溝通、學(xué)習(xí)能力強；
6.有Integration、FPGA驗證經(jīng)驗，熟悉Synthesis、STA、LEC、Tape-out、FT、CP測試流程者優(yōu)先。
福利體系：
1.富有競爭力的薪酬體系、年終獎金、股權(quán)激勵
2.免費福利早餐、午餐補貼、交通補貼、公租房補貼
3.節(jié)日福利、員工旅游、定期體檢、豐富的員工活動
4.補貼50%以上的在職深造教育費用
5.周末雙休、國家法定節(jié)假日休息
6.每年10天帶薪年假、7天帶薪病假
